FPGA
FPGA 고속 데이터 인터페이스 구현
고속 센서 데이터를 안정적으로 수신하기 위한 FPGA 인터페이스 로직과 타이밍 마진 확보 작업.
FPGALVDSSerDesTiming
공개 범위: 센서 모델 비공개, 인터페이스 구조 공개
개요
고속으로 들어오는 센서 데이터를 처리하기 위해 FPGA에서 직렬 인터페이스 수신 로직을 새로 설계했습니다.
문제
- 보드 환경에서 마진이 부족해 캡처 오류가 간헐적으로 발생
- 다채널 정렬과 클럭 도메인 변환 구조가 정리되어 있지 않음
해결 방식
수신 IDELAY/ISERDES 구조를 정비하고, 채널별 정렬 시퀀스와 비트 슬립 로직을 추가했습니다. 타이밍 분석 결과를 기준으로 제약 조건을 다듬어 마진을 확보했습니다.
사용 기술
FPGA, Verilog, LVDS/SerDes, 타이밍 분석, 클럭 도메인 설계